總線周期

總線周期(Bus cycle)指CPU通過總線和存儲器或I/O接口進行一次數據傳輸所需要的時間。通常為四個或更多時鐘周期組成。

總線周期=T1+T2+T3+【n*Tw】+T4

• T1：輸出存儲器地址或I/O地址
• T2：輸出控制信號
• T3和Tw（Tw 為附加時鐘周期，代表CPU 處於 Wait states，可插入在T3與T4之間）：總線持續操作，並檢測READY來決定是否延長時序
• T4：完成數據傳輸

總線周期與總線上連接的設備密切相關。一般情況下，傳統總線，通常為同步總線，其總線周期取決於最慢的設備。對於異步總線而言，總線周期往往是可變的，其有非互鎖、半互鎖和互鎖這三種實現方式。由於周期可變，在設備的速度差異較大時，能取得較高的效率。